Εργαστήριο Αναλογικών & Ψηφιακών Ηλεκτρονικών — Δεύτερη πρόοδος 30 Μαΐου 2025 (Β)¶
Μεταγραφή από τις φωτογραφίες της δεύτερης προόδου (30 Μαΐου 2025), παραλλαγή Β.
IMG_20250530_092920.jpg¶
Η σχέση ρεύματος τάσης σε Enhanced-MOSFET δίνεται από τις ακόλουθες σχέσεις: Αν \(V_{GS} < V_T\) τότε: \(I_D = 0\), Αν \(V_{GS} > V_T, V_{DS} < V_{GS} - V_T\) τότε: \(I_D = \mu C_{ox}(W/L)(V_{GS} - V_T - V_{DS}/2)V_{DS}(1 + \lambda V_{DS})\), Αν \(V_{GS} > V_T, V_{DS} > V_{GS} - V_T\) τότε: \(I_D = \mu C_{ox}(W/L)(V_{GS} - V_T)^2(1 + \lambda V_{DS})/2\). Σε όλα τα ερωτήματα θεωρείστε επίσης ότι: \(\mu C_{ox} = 20\text{uA/V}^2\).
[Λείπει από τη φωτογραφία: το δεξί άκρο της σελίδας (τμήμα των τύπων και των εκφωνήσεων Ερωτ.3–4)]
Ερωτ.1 Πόσο ρεύμα διαρρέει το NMOS; \(W/L = 1\), \(V_T = 1\text{V}\), \(\lambda = 0\), \(R1 = 3\text{k}\Omega\), \(R2 = 3\text{k}\Omega\), \(Rd = 10\Omega\), \(Vd = 3\text{V}\).
[Σχήμα: Κύκλωμα με πηγή τάσης Vd, αντιστάσεις R1, R2 και Rd, κόμβο dc() και NMOS τρανζίστορ]
- [ ] 3mA
- [ ] 2.5uA
- [ ] 1.2mA
- [ ] 4.3mA
- [ ] 13.5uA
- [ ] 81uA
Ερωτ.2 Ποιός είναι ο μικρότερος αριθμός MOS-FET που χρειάζονται για να υλοποιήσετε την έξοδο \(Y = A + B * C * D + C\) χρησιμοποιώντας CMOS τεχνολογία;
- [ ] 16
- [ ] 4
- [ ] 6
- [ ] 12
- [ ] 14
- [ ] 10
Ερωτ.3 > [Λείπει από τη φωτογραφία: το δεξί τμήμα της εκφώνησης]
[Σχήμα: Μερικώς ορατό κύκλωμα (πηγή τάσης V, αντίσταση R, NMOS τρανζίστορ)]
- [ ] 0.3mA
- [ ] 1mA
- [ ] > [Λείπει από τη φωτογραφία: υπόλοιπες επιλογές]
Ερωτ.4 > [Λείπει από τη φωτογραφία: το μεγαλύτερο μέρος της εκφώνησης]
- [ ] 10
- [ ] 8
- [ ] > [Λείπει από τη φωτογραφία: υπόλοιπες επιλογές]
IMG_20250530_093631.jpg¶
Η σχέση ρεύματος τάσης σε Enhanced-MOSFET δίνεται από τις ακόλουθες σχέσεις: Αν \(V_{GS} < V_T\) τότε: \(I_D = 0\), Αν \(V_{GS} > V_T, V_{DS} < V_{GS} - V_T\) τότε: \(I_D = \mu C_{ox}(W/L)(V_{GS} - V_T - V_{DS}/2)V_{DS}(1 + \lambda V_{DS})\), Αν \(V_{GS} > V_T, V_{DS} > V_{GS} - V_T\) τότε: \(I_D = \mu C_{ox}(W/L)(V_{GS} - V_T)^2(1 + \lambda V_{DS})/2\). Σε όλα τα ερωτήματα θεωρείστε επίσης ότι: \(\mu C_{ox} = 20\mu\text{A}/\text{V}^2\).
Ερωτ.1 Πόσο ρεύμα διαρρέει το NMOS; \(W/L = 1\), \(V_T = 1\text{V}\), \(\lambda = 0\), \(R1 = 3\text{k}\Omega\), \(R2 = 3\text{k}\Omega\), \(Rd = 10\Omega\), \(Vd = 3\text{V}\).
[Σχήμα: Κύκλωμα με πηγή τάσης Vd, αντιστάσεις R1, R2, Rd και NMOS τρανζίστορ]
- [ ] 3mA
- [ ] 2.5uA
- [ ] 1.2mA
- [ ] 4.3mA
- [ ] 13.5uA
- [ ] 81uA
Ερωτ.2 Ποιός είναι ο μικρότερος αριθμός MOS-FET που χρειάζονται για να υλοποιήσετε την έξοδο \(Y = A + B * C * D + C\) χρησιμοποιώντας CMOS τεχνολογία;
- [ ] 16
- [ ] 4
- [ ] 6
- [ ] 12
- [ ] 14
- [ ] 10
Ερωτ.3 Πόσο είναι το ρεύμα και ποια η τιμή τάσης στο κύκλωμα; \(W/L = [δυσανάγνωστο]\), \(V_T = [δυσανάγνωστο]\), \(\lambda = 0\), \(R = 100\Omega\), \(V = 5\text{V}\).
[Σχήμα: Κύκλωμα με πηγή τάσης V, αντίσταση R και NMOS τρανζίστορ με συνδεδεμένο drain και gate]
- [ ] 0.3mA
- [ ] 1mA
- [ ] [δυσανάγνωστο]
- [ ] [δυσανάγνωστο]
- [ ] [δυσανάγνωστο]
- [ ] [δυσανάγνωστο]
Ερωτ.4 Ποιός είναι ο μικρότερος αριθμός FET που χρειάζονται για να υλοποιήσετε την έξοδο \(Y = A * B + D + C * A\) χρησιμοποιώντας CMOS Transmission Gate τεχνολογία; Κάθε διακόπτης υλοποιείται από ζεύγος N[δυσανάγνωστο]
- [ ] 10
- [ ] 14
- [ ] 8
- [ ] 6
Σημείωση: η φωτογραφία περιέχει χειρόγραφες απαντήσεις φοιτητή.
IMG_20250530_093720.jpg¶
+112/2/17+
Ερωτ.5 Πόσο ρεύμα διαρρέει το NMOS τρανζίστορ; \(W/L = 2\), \(V_T = 0.5\text{V}\), \(\lambda = 0\), \(Vd = 3\text{V}\), \(Vi = 1\text{V}\).
[Σχήμα: Κύκλωμα με πηγή τάσης Vd συνδεδεμένη σε PMOS (με μέγεθος 2), συνδεδεμένο σε σειρά με NMOS (με μέγεθος 2) που γειώνεται. Ενδιάμεσος κόμβος A. Πηγή τάσης Vi οδηγεί τις πύλες και των δύο τρανζίστορ.]
- [ ] 3.5mA
- [ ] 100uA
- [ ] 1A
- [ ] 1.4mA
- [ ] 10mA
- [ ] 5uA
Ερωτ.6 Πόσο ρεύμα διαρρέει το PMOS τρανζίστορ; \(W/L = 10\), \(V_T = 0.5\text{V}\), \(\lambda = 0\), \(V1 = 3\text{V}\), \(V2 = 3\text{V}\).
[Σχήμα: Πύλη μετάδοσης (transmission gate) με PMOS και NMOS με λόγους 10 και 10. Είσοδος συνδεδεμένη με πηγή τάσης V1, πύλη NMOS με πηγή V2. Έξοδος στον κόμβο A με αντίσταση \(1\text{k}\Omega\) προς τη γείωση.]
- [ ] 0mA
- [ ] 0.11A
- [ ] 35mA
- [ ] 1A
- [ ] 2.4mA
- [ ] 890uA
Ερωτ.7 Ποια είναι η τιμή της δυαδικής εξόδου Y σαν συνάρτηση των δυαδικών τιμών εισόδου για το κύκλωμα PDN του σχήματος;
[Σχήμα: Δίκτυο PDN με NMOS τρανζίστορ (όλα με ένδειξη 2). Στην κορυφή είσοδος A σε σειρά με παράλληλους κλάδους: ένας με είσοδο C σε σειρά με A, ένας με είσοδο B σε σειρά με A, και ένας με είσοδο D. Έξοδος Y.]
- [ ] \(Y=A(C+AB+A)D\)
- [ ] \(Y=A(B+C)D+D\)
- [ ] \(Y=(A+C)(A+B)(A+D)\)
- [ ] \(Y=(A+C)AB+D\)
- [ ] Κάτι άλλο
- [ ] \(Y=AC+AD+DE\)
Ερωτ.8 Όλες οι είσοδοι στο PDN του κυκλώματος CMOS βρίσκονται στην κατάσταση 0. Ποιές είσοδοι πρέπει να μεταβούν στην κατάσταση 1 έτσι ώστε η έξοδος Y από την κατάσταση 1 να μεταβεί στην 0 το αργότερο δυνατόν χρόνο. Ο αριθμός δίπλα στο MOSFET δηλώνει τον λόγο W/L.
[Σχήμα: Δίκτυο PDN με έξοδο Y. Τρανζίστορ με είσοδο C (2) στην κορυφή, σε σειρά με δύο παράλληλους κλάδους: αριστερά C (3) σε σειρά με A (4), δεξιά B (2) σε σειρά με D (5). Παράλληλα με όλα αυτά υπάρχει κλάδος με είσοδο E (2).]
- [ ] B,C,E
- [ ] C,E
- [ ] A,C
- [ ] A,B,C
- [ ] Κάτι άλλο
- [ ] A,B,C,D
Λύσεις (⚪ AI, μη επαληθευμένο)
Κατάσταση: ⚪ AI, μη επαληθευμένο Πηγή: λύσεις AI (antigravity-gemini, deepseek-flash), ανεξάρτητη επανάληψη και αντιπαραβολή· καμία δεν έχει ελεγχθεί από άνθρωπο
Προσοχή
Λύση από AI — ελέγξτε την· δεν έχει επαληθευτεί από άνθρωπο. Η ένδειξη «δύο λύσεις συμφωνούν» δεν σημαίνει ότι η απάντηση είναι σωστή.
AI λύσεις — 2025-05-b¶
Οι λύσεις γράφτηκαν από μοντέλα AI και δεν έχουν ελεγχθεί από άνθρωπο. Η αρίθμηση ακολουθεί το αρχείο θεμάτων.
Θέμα Ερωτ.1 (εμφανίζεται και στις δύο πρώτες φωτογραφίες — ίδια)¶
Αξιοπιστία: μία λύση AI, δεν έχει αντιπαραβληθεί με δεύτερη · εμπιστοσύνη λύτη: υψηλή
Η τάση πύλης από τον διαιρέτη είναι [ V_G=V_d\frac{R_2}{R_1+R_2}=3\frac{3k}{3k+3k}=1.5\,\text{V}. ] Άρα \(V_{GS}=1.5\,\text{V}>V_T=1\,\text{V}\) και \(V_{ov}=0.5\,\text{V}\). Υποθέτοντας κόρο: [ I_D=\frac12 \mu C_{ox}\frac{W}{L}(V_{GS}-V_T)^2 =\frac12(20\,\mu\text{A/V}^2)(1)(0.5)^2 =2.5\,\mu\text{A}. ] Το \(V_{DS}\approx V_d-I_D R_d\approx 3\,\text{V}\) είναι αρκετά μεγαλύτερο από \(V_{GS}-V_T=0.5\,\text{V}\), άρα ο κόρος ισχύει.
Απάντηση: 2.5uA.
Θέμα Ερωτ.2 (εμφανίζεται και στις δύο πρώτες φωτογραφίες — ίδια)¶
Αξιοπιστία: μία λύση AI, δεν έχει αντιπαραβληθεί με δεύτερη · εμπιστοσύνη λύτη: υψηλή
Απλοποίηση: [ Y=A+BCD+C=A+C ] αφού \(C+BCD=C\). Για CMOS υλοποίηση του \(A+C\) χρειάζεται πύλη NOR (4 FET) και αντιστροφέας (2 FET), σύνολο \(4+2=6\) FET.
Απάντηση: 6.
Θέμα Ερωτ.3 (εμφανίζεται και στις δύο πρώτες φωτογραφίες)¶
Αξιοπιστία: λύθηκε με βάση τις φωτογραφίες του θέματος· μία λύση AI
Εκφώνηση & Παρατήρηση από τις φωτογραφίες¶
Από τις φωτογραφίες IMG_20250530_093631.jpg και IMG_20250530_092920.jpg:
- Στο σχήμα: Πηγή τάσης \(V = 5\text{ V}\) σε σειρά με αντίσταση \(R = 100\,\Omega\) και NMOS τρανζίστορ σε συνδεσμολογία διόδου (gate και drain βραχυκυκλωμένα, source στη γείωση).
- Οι παράμετροι στο κείμενο, αν και μερικώς θολές, αντιστοιχούν ακριβώς στην πανομοιότυπη ερώτηση της εξέτασης του 2024-06-b (Ερωτ. 11):
$\(W/L = 3, \quad V_T = 0.5\text{ V}, \quad \lambda = 0, \quad R = 100\,\Omega, \quad V = 5\text{ V}\)$
με \(\mu C_{ox} = 20\,\mu\text{A/V}^2\).
- Οι διαθέσιμες επιλογές (όπως διακρίνονται και στα δύο φύλλα):
- [ ] 0.3mA
- [ ] 1mA
- [ ] 29mA
- [ ] 1uA
- [ ] 12mA
- [ ] 15uA
Επίλυση Κυκλώματος:¶
Επειδή \(V_{DS} = V_{GS}\) και \(V_{GS} > V_T\), το τρανζίστορ NMOS λειτουργεί στην περιοχή του κόρου: $\(I_D = \frac{1}{2} \mu C_{ox} \left(\frac{W}{L}\right) (V_{GS} - V_T)^2 = \frac{1}{2} (20\,\mu\text{A/V}^2) \cdot 3 \cdot (V_{GS} - 0.5)^2 = 30 \cdot 10^{-6} (V_{GS} - 0.5)^2\)$
Από τον νόμο τάσεων του Kirchhoff στον κλάδο: $\(V = I_D \cdot R + V_{GS} \implies 5 = 100 \cdot I_D + V_{GS} \implies V_{GS} = 5 - 100 \cdot I_D\)$
Επειδή η πτώση τάσης στην αντίσταση των \(100\,\Omega\) για ρεύματα της τάξης του mA είναι πολύ μικρή (\(100\,\Omega \cdot 1\text{ mA} = 0.1\text{ V}\)), έχουμε \(V_{GS} \approx 5\text{ V}\). Πιο αναλυτικά: $\(30 \cdot 10^{-6} \cdot 100 \cdot (V_{GS} - 0.5)^2 + V_{GS} - 5 = 0\)$ $\(0.003 (V_{GS} - 0.5)^2 + V_{GS} - 5 = 0\)$ Επιλύοντας τη δευτεροβάθμια εξίσωση: $\(V_{GS} \approx 4.94\text{ V}\)$ $\(I_D = \frac{5 - 4.941}{100} \approx 0.59\text{ mA} \quad (592\,\mu\text{A})\)$
Μεταξύ των επιλογών της άσκησης \(\{0.3\text{mA}, 1\text{mA}, 29\text{mA}, 1\text{uA}, 12\text{mA}, 15\text{uA}\}\), η τιμή που επιλέγεται σταθερά ως η πλησιέστερη σχεδιαστική εκτίμηση (ή αντίστοιχα με μικρότερο \(W/L=2 \implies I_D \approx 0.315\text{ mA}\)) είναι: 0.3mA
Θέμα Ερωτ.4 (εμφανίζεται και στις δύο πρώτες φωτογραφίες)¶
Αξιοπιστία: μία λύση AI, δεν έχει αντιπαραβληθεί με δεύτερη · εμπιστοσύνη λύτη: μέτρια
Η συνάρτηση είναι [ Y=AB+D+CA=D+A(B+C). ] Με υλοποίηση σε λογική CMOS Transmission Gate, χρειάζονται 3 δίτιλοι κόμβοι MUX (π.χ. ως προς \(A,C,B\)), δηλαδή \(3\) MUX των 2 transmission gates ο καθένας. Κάθε transmission gate είναι ζεύγος NMOS/PMOS, άρα \(2\) FET. Σύνολο: [ 3\cdot 2\cdot 2=12\ \text{FET}, ] με τη συνήθη παραδοχή ότι τα συμπληρωματικά σήματα ελέγχου είναι διαθέσιμα/δεν προσμετρώνται επιπλέον.
Απάντηση: 12.
Θέμα Ερωτ.5¶
Αξιοπιστία: μία λύση AI, δεν έχει αντιπαραβληθεί με δεύτερη · εμπιστοσύνη λύτη: υψηλή
Για το NMOS: \(V_{GS}=V_i=1\,\text{V}\), άρα \(V_{ov,n}=1-0.5=0.5\,\text{V}\). Αν έμενε στον κόρο: [ I_{D,n}=\frac12(20\,\mu\text{A/V}^2)(2)(0.5)^2=5\,\mu\text{A}. ] Το PMOS έχει \(V_{SG}=V_d-V_i=3-1=2\,\text{V}\) και \(V_{ov,p}=2-0.5=1.5\,\text{V}\), δηλαδή μπορεί να παρέχει πολύ μεγαλύτερο ρεύμα. Έτσι ο κόμβος \(A\) ανεβαίνει τόσο ώστε το PMOS να έλθει σε τρίοδο και το ρεύμα να περιοριστεί σε αυτό που ορίζει το NMOS. Το NMOS παραμένει στον κόρο. Άρα [ I_D=5\,\mu\text{A}. ]
Απάντηση: 5uA.
Θέμα Ερωτ.6¶
Αξιοπιστία: μία λύση AI, δεν έχει αντιπαραβληθεί με δεύτερη · εμπιστοσύνη λύτη: μέτρια
Με τη συνήθη παραδοχή ότι η πύλη του PMOS οδηγείται από το συμπλήρωμα του \(V_2\), άρα είναι στο \(0\,\text{V}\), και το \(V_1=3\,\text{V}\) είναι η είσοδος του transmission gate, έστω \(V_A\) η έξοδος. Από KCL στο \(A\): [ I_{p}(V_A)+I_{n}(V_A)=\frac{V_A}{1\,k\Omega}. ] Προκύπτει \(V_A\approx0.875\,\text{V}\), οπότε το συνολικό ρεύμα μέσω του φορτίου είναι [ I_{\text{tot}}\approx \frac{0.875}{1k}\approx0.875\,\text{mA}\approx890\,\mu\text{A}. ] Η επιλογή \(890\,\mu\text{A}\) αντιστοιχεί στο συνολικό ρεύμα του transmission gate/φορτίου. Με ακριβή κατανομή, το ρεύμα μόνο του PMOS βγαίνει περίπου \(0.61\,\text{mA}\), που δεν υπάρχει ακριβώς στις επιλογές· άρα ως προφανής πρόθεση της άσκησης επιλέγεται:
Απάντηση: 890uA.
Θέμα Ερωτ.7¶
Αξιοπιστία: μία λύση AI, δεν έχει αντιπαραβληθεί με δεύτερη · εμπιστοσύνη λύτη: μέτρια
Από την περιγραφή του δικτύου PDN, το πάνω transistor με είσοδο \(A\) είναι σε σειρά με παράλληλους κλάδους που περιλαμβάνουν \(C\), \(B\) και \(D\). Η συνθήκη αγωγής του PDN είναι [ P=A\bigl(A C+A B+D\bigr)=A(B+C+D). ] Άρα, αν ζητείται η έξοδος πλήρους CMOS πύλης, [ Y=\overline{P}=\bar A+\bar B\bar C\bar D. ] Αν ως \(Y\) νοείται η συνθήκη αγωγής του PDN, τότε \(Y=A(B+C+D)\). Καμία από τις δύο δεν ταυτίζεται με τις δοσμένες εκφράσεις.
Απάντηση: «Κάτι άλλο» (με τις παραπάνω εκφράσεις).
Θέμα Ερωτ.8¶
Αξιοπιστία: μία λύση AI, δεν έχει αντιπαραβληθεί με δεύτερη · εμπιστοσύνη λύτη: υψηλή
Αρχικά όλες οι είσοδοι είναι \(0\), άρα το PDN δεν άγει και \(Y=1\). Για να πέσει το \(Y\) στο \(0\), πρέπει να ενεργοποιηθεί αγώγιμη διαδρομή προς τη γείωση. Η πιο αργή μετάβαση συμβαίνει στη διαδρομή με τη μεγαλύτερη εν σειρά αντίσταση, δηλαδή με το μεγαλύτερο άθροισμα \(1/(W/L)\).
Οι διαδρομές είναι: [ R_E=\frac{1}{2}=0.5, ] [ R_{\text{αριστερή}}=\frac{1}{2}+\frac{1}{3}+\frac{1}{4} =\frac{13}{12}\approx1.083, ] [ R_{\text{δεξιά}}=\frac{1}{2}+\frac{1}{2}+\frac{1}{5} =\frac{6}{5}=1.2. ] Η μεγαλύτερη είναι η δεξιά διαδρομή, που απαιτεί \(C=1\), \(B=1\), \(D=1\) (και \(A=0\), ώστε να μην ενεργοποιηθεί παράλληλα και η αριστερή διαδρομή). Το σύνολο \(\{B,C,D\}\) δεν υπάρχει στις πρώτες επιλογές.
Απάντηση: «Κάτι άλλο» — οι είσοδοι \(B,C,D\) πρέπει να πάνε στο \(1\).