Εργαστήριο Αναλογικών & Ψηφιακών Ηλεκτρονικών — Δεύτερη πρόοδος 30 Μαΐου 2025 (Α)¶

Μεταγραφή από τις φωτογραφίες της δεύτερης προόδου (30 Μαΐου 2025)· το 20250530_091150 είναι διπλότυπο της σελίδας με Ερωτ.5–8.

20250530_091112.jpg¶

Η σχέση ρεύματος τάσης σε Enhanced-MOSFET δίνεται από τις ακόλουθες σχέσεις: Αν $V_{GS} < V_T$ τότε: $I_D = 0$, Αν $V_{GS} > V_T, V_{DS} < V_{GS} - V_T$ τότε: $I_D = \mu C_{ox}(W/L)(V_{GS} - V_T - V_{DS}/2)V_{DS}(1 + \lambda V_{DS})$, Αν $V_{GS} > V_T, V_{DS} > V_{GS} - V_T$ τότε: $I_D = \mu C_{ox}(W/L)(V_{GS} - V_T)^2(1 + \lambda V_{DS})/2$. Σε όλα τα ερωτήματα θεωρείστε επίσης ότι: $\mu C_{ox} = 20\text{uA/V}^2$.

Ερωτ.1¶

Πόσο ρεύμα διαρρέει το NMOS; $W/L = 1$, $V_T = 2\text{V}$, $\lambda = 0$, $R1 = 3\text{k}\Omega$, $R2 = 3\text{k}\Omega$, $Rd = 10\Omega$, $Vd = 3\text{V}$.

[Σχήμα: Κύκλωμα με πηγή τάσης Vd dc(), διαιρέτη τάσης αποτελούμενο από αντιστάσεις R1 και R2 που οδηγεί την πύλη (gate) ενός τρανζίστορ NMOS, και αντίσταση Rd συνδεδεμένη στην απαγωγή (drain) του NMOS.]

[ ] 3mA
[ ] 81uA
[ ] 1.2mA
[ ] 0uA
[ ] 13.5uA
[ ] 4.3uA

Ερωτ.2¶

Ποιός είναι ο μικρότερος αριθμός MOS-FET που χρειάζονται για να υλοποιήσετε την έξοδο $Y = A * B + D + C * A$ χρησιμοποιώντας CMOS τεχνολογία;

[ ] 12
[ ] 16
[ ] 6
[ ] 14
[ ] 10
[ ] 8

Ερωτ.3¶

Πόσο είναι το ρεύμα που δίνει η πηγή τάσης στο κύκλωμα; $W/L = 10$, $V_T = 0.2\text{V}$, $\lambda = 0$, $R = 1\text{k}\Omega$, $V = 5\text{V}$.

[Σχήμα: Κύκλωμα με πηγή τάσης V dc() συνδεδεμένη σε σειρά με αντίσταση R και NMOS του οποίου η πύλη (gate) είναι βραχυκυκλωμένη με την απαγωγή (drain).]

[ ] 120uA
[ ] 18mA
[ ] 51uA
[ ] 1.25mA
[ ] 0A
[ ] 1A

Ερωτ.4¶

Ποιός είναι ο μικρότερος αριθμός MOS-FET που χρειάζονται για να υλοποιήσετε την έξοδο $Y = A + B * D$ χρησιμοποιώντας CMOS Transmission Gate τεχνολογία; Κάθε διακόπτης υλοποιείται από ζεύγος NMOS, PMOS.

[ ] 14
[ ] 6
[ ] 10
[ ] 12
[ ] 16
[ ] 8

20250530_091149.jpg¶

Ερωτ.5 Πόσο ρεύμα διαρρέει το NMOS τρανζίστορ; $W/L = 10, V_T = 0.5\text{V}, \lambda = 0, Vd = 5\text{V}, Vi = 2.5\text{V}$.

[Σχήμα: Κύκλωμα inverter αποτελούμενο από ένα PMOS (με ένδειξη 2) και ένα NMOS (με ένδειξη 2). Η πηγή του PMOS συνδέεται στην τάση $Vd$, η πηγή του NMOS στη γείωση. Οι πύλες συνδέονται στην τάση $Vi$. Ο κοινός κόμβος αποστράγγισης σημειώνεται με A και βέλος ρεύματος προς το NMOS.]

[ ] 400uA
[ ] 3mA
[ ] 22mA
[ ] 1.2mA
[ ] 63uA
[ ] 0.2A

Ερωτ.6 Πόσο ρεύμα διαρρέει το NMOS τρανζίστορ; $W/L = 10, V_T = 0.5\text{V}, \lambda = 0, V1 = 3\text{V}, V2 = 3\text{V}$.

[Σχήμα: Πύλη μετάδοσης (transmission gate) με ένα PMOS και ένα NMOS (με λόγους 10 και 10). Η είσοδος συνδέεται στην τάση $V1$ (και στην πύλη του PMOS), η πύλη του NMOS στην τάση $V2$. Η έξοδος οδηγεί στον κόμβο A, ο οποίος συνδέεται με αντίσταση $1\text{k}\Omega$ προς τη γείωση.]

[ ] 0.11mA
[ ] 2.4mA
[ ] 0A
[ ] 10uA
[ ] 0.43mA
[ ] 35mA

Ερωτ.7 Ποια είναι η τιμή της διαδικής εξόδου Y σαν συνάρτηση των διαδικών τιμών εισόδου για το κύκλωμα PDN του σχήματος;

[Σχήμα: Δίκτυο PDN (Pull-Down Network) με έξοδο Y. Στην κορυφή τρανζίστορ με είσοδο A (ένδειξη 2). Ακολουθεί παράλληλη διάταξη τριών κλάδων: 1ος κλάδος με δύο NMOS σε σειρά με εισόδους C (2) και A (2), 2ος κλάδος με δύο NMOS σε σειρά με εισόδους B (2) και A (2), 3ος κλάδος με ένα NMOS με είσοδο D (2). Όλοι οι κλάδοι καταλήγουν στη γείωση.]

[ ] $Y=(A+C)(A+B)(A+D)$
[ ] $Y=A(B+C)D+D$
[ ] $Y=(A+C)AB+D$
[ ] $Y=AC+AD+DE$
[ ] $Y=A(C+AB+A)D$
[ ] Κάτι άλλο

Ερωτ.8 Όλες οι είσοδοι στο PDN του κυκλώματος CMOS βρίσκονται στην κατάσταση 0. Ποιές είσοδοι πρέπει να μεταβούν στην κατάσταση 1 έτσι ώστε η έξοδος Y από την κατάσταση 1 να μεταβεί στην 0 το αργότερο δυνατόν χρόνο. Ο αριθμός δίπλα στο MOSFET δηλώνει τον λόγο W/L.

[Σχήμα: Δίκτυο PDN με έξοδο Y. Στην κορυφή τρανζίστορ με είσοδο C (2). Ακολουθεί παράλληλη διάταξη τριών κλάδων: 1ος κλάδος με τρανζίστορ C (2) και A (5) σε σειρά προς γείωση, 2ος κλάδος με τρανζίστορ E (4) και D (3) σε σειρά προς γείωση, 3ος κλάδος με τρανζίστορ D (1) προς γείωση.]

[ ] Κάτι άλλο
[ ] A,C,D
[ ] C,E,D
[ ] A,E
[ ] A,C
[ ] A,C,E

Επιπλέον πηγές χωρίς μεταγραφή εδώ (λύσεις → 2025-05-a.solutions.md, ή διπλότυπες φωτογραφίες της ίδιας σελίδας): 20250530_091150.jpg, IMG_20250604_151204.jpg, IMG_20250604_151222.jpg, IMG_20250604_151240.jpg, IMG_20250604_151453.jpg, IMG_20250604_151533.jpg

Λύσεις (🟡 community)

Κατάσταση: 🟡 community Πηγή: φωτογραφίες λύσεων φοιτητή από το Discord (04/06/2025)

Προσοχή

Ασκ. 4 αντιστοιχεί στην Ερωτ.1 (NMOS με V_T = 2 V και R1 = R2 = 3 kΩ): V_GS = 1,5 V < V_T, άρα I_D = 0, που είναι η επιλογή «0uA»· συμφωνεί. Ασκ. 6 (CMOS για την έκφραση y = A + C + D) δεν αντιστοιχεί σε καμία ερώτηση της παραλλαγής Α ή της Β του φύλλου 30/05/2025· δεν επαληθεύεται. Ασκ. 7 (δίκτυο PDN με είσοδο E σε σειρά) δεν συμπίπτει με το PDN της Ερωτ.7 της παραλλαγής Α (κορυφή A)· η λύση δίνει Y = (AC + AD + B)·E, που δεν βρίσκεται μεταξύ των επιλογών της ερώτησης. Ασκ. 8 αντιστοιχεί στο ίδιο δίκτυο με την Ερωτ.8 της παραλλαγής Α (C(2) στην κορυφή, C(2)–A(5), E(4)–D(3), D(1)). Η λύση καταλήγει στο «CD» (ισοδύναμο W/L 2/3), που δεν είναι επιλογή της ερώτησης (A,C,D· C,E· A,E· A,C· A,C,E· Κάτι άλλο)· διαφωνία προς επαλήθευση, δεν αλλάζει η λύση.

Λύσεις — Εργαστήριο Αναλογικών & Ψηφιακών Ηλεκτρονικών — Δεύτερη πρόοδος 30 Μαΐου 2025 (Α)¶

Χειρόγραφες λύσεις φοιτητή (φωτογραφίες IMG_20250604_*, Ασκ. 4–8). Μεταγραφή από τα αρχεία μεταγραφής· ό,τι δεν διαβάζεται σημειώνεται ως [δυσανάγνωστο].

IMG_20250604_151204.jpg¶

[ ΑΣΚ 6 ]

[Σχήμα: Κύκλωμα με αντίσταση $1\text{ k}\Omega$ συνδεδεμένη σε τάση $5\text{ V}$ και στο drain ενός nMOS τρανζίστορ. Η πύλη (gate) είναι συνδεδεμένη απευθείας με το drain ($V_{DS} = V_{GS}$). Το source είναι συνδεδεμένο στη γείωση. Σημειώνονται τα $I_{DS}$, $V_{DS}$, $V_{GS}$.]

$\underline{\text{ΔΕΔΟΜΕΝΑ}}$

$V_T = 0.2\text{ V}$

$\frac{W}{L} = 10$

$\lambda = 0$

$R = 1\text{ k}\Omega$

$V_{DS} = V_{GS} \Rightarrow \text{nMOS στον ΚΟΡΟ!}$

\[V_{DS} > V_{GS} - V_T\]

$$I_{DS} = \frac{1}{2} C_{ox} \frac{W}{L} (

IMG_20250604_151222.jpg¶

[Ασκ 5] [CMOS] $y = A * B + D + C + A = \underline{A + C + D}$

[Σχήμα: CMOS κύκλωμα για την έκφραση $y = A + C + D$. Δίκτυο ανύψωσης (pull-up): 3 pMOS τρανζίστορ συνδεδεμένα σε σειρά με εισόδους $D$, $C$, $A$. Δίκτυο υποβιβασμού (pull-down): 3 nMOS τρανζίστορ συνδεδεμένα παράλληλα προς τη γείωση με εισόδους $A$, $C$, $D$. Η ενδιάμεση έξοδος οδηγεί σε βαθμίδα αντιστροφέα (τροφοδοσία $V_D$, τρανζίστορ προς τη γείωση), δίνοντας τελική έξοδο $y = A + C + D$.]

[Ασκ 6]

(Στο δεξί άκρο της σελίδας διακρίνεται μερικώς άλλο κύκλωμα με σημειώσεις: «σε σειρά», εισόδους $C$, $A$ και έκφραση $A * \dots$)

IMG_20250604_151240.jpg¶

$3\text{ V}$

Ασκ 4

[Σχήμα: Κύκλωμα με nMOS τρανζίστορ. Τάση τροφοδοσίας $3\text{ V}$ συνδέεται σε διαιρέτη τάσης με αντίσταση $3\text{ k}\Omega$ και δεύτερη αντίσταση συνδεδεμένη στη γείωση. Ο ενδιάμεσος κόμβος συνδέεται στην πύλη (Gate) του nMOS με τάση $V_{GS} = 1.5\text{ V}$. Η διαρροή (Drain) συνδέεται μέσω αντίστασης $10$ στην τροφοδοσία $3\text{ V}$, με ρεύμα $I_{DS}$ προς τα κάτω. Η πηγή (Source) είναι συνδεδεμένη στη γείωση.]

$V_{GS} = 1.5\text{ V}$

Αν $V_{DS} > V_{GS} - V_T$

Για να άγει $V_{GS} > V_T$: άρα $I_{DS} = 0$

ΔΕΔΟΜΕΝΑ: $$\frac{W}{L} = 1, \quad \lambda = 0, \quad V_T = 2\text{ V}$$

Σημείωση: η φωτογραφία περιέχει χειρόγραφες απαντήσεις φοιτητή.

IMG_20250604_151453.jpg¶

Ασκ 7 Έστω $\downarrow$

[Σχήμα: nMOS δίκτυο απαγωγής (pull-down network) με έξοδο $Y$. Περιλαμβάνει τρανζίστορ με είσοδο πύλης $E$ σε σειρά με τρεις παράλληλους κλάδους προς τη γείωση: 1ος κλάδος με δύο τρανζίστορ σε σειρά (πύλες $C$ και $A$), 2ος κλάδος με δύο τρανζίστορ σε σειρά (πύλες $D$ και $A$), και 3ος κλάδος με ένα τρανζίστορ (πύλη $B$).]

σε σειρά
σε σειρά

$A * C$
$A * D$
$B$

πάρ/λα μεταξύ τους $\leadsto (AC + AD + B)$
και σε σειρά με $E$

Άρα $[(AC + AD + B) * E]$

Ασκ 8
[CMOS]

[Σχήμα: Τμήμα κυκλώματος CMOS με τρανζίστορ $2$ με είσοδο πύλης $C$ συνδεδεμένο στην έξοδο $Y$]

\[\frac{W}{L} = \frac{1}{\frac{1}{\left(\frac{W}{L}\right)_2} + [ \dots ]}\]

Σημείωση: η φωτογραφία περιέχει χειρόγραφες απαντήσεις φοιτητή.

IMG_20250604_151533.jpg¶

[δυσανάγνωστο 7] Έστω $\downarrow$

[Σχήμα: Τμήμα κυκλώματος NMOS pull-down network με τρανζίστορ συνδεδεμένα στις εισόδους D, B, A και έξοδο y.]

σε σειρά

$\underset{\uparrow}{A * D} \quad \underset{\nearrow}{B}$ πάρ/λα μεταξύ τους $\leadsto (AC + AD + B)$ και σε σειρά με $E$

Άρα $(AC + AD + B) * E$

Ποιος συνδυασμός πυλών είναι το πιο αργό κομμάτι; (για να περάσει το λιγότερο δυνατό ρεύμα ψάχνω το μικρότερο $W/L$)

$\rightarrow$ Πιθανές εκβάσεις: $AC$ ή $CDE$ ή $CD$

Ασκ 8
[CMOS]

[Σχήμα: Κύκλωμα pull-down δικτύου με έξοδο Y. Στην κορυφή τρανζίστορ με πύλη C και λόγο 2, το οποίο συνδέεται με τρεις παράλληλους κλάδους: 1) τρανζίστορ C (2) σε σειρά με A (5), 2) τρανζίστορ E (4) σε σειρά με D (3), 3) τρανζίστορ D (1), που καταλήγουν στη γείωση.]

\[\frac{W}{L} = \frac{1}{\frac{1}{\left(\frac{W}{L}\right)_1} + \frac{1}{\left(\frac{W}{L}\right)_2} + \dots} \quad \Bigg| \text{ τύπος}\]

$\underline{AC} \quad \frac{1}{\frac{1}{2} + \frac{1}{2} + \frac{1}{5}} = \frac{10}{12} \qquad \underline{CDE} \quad \text{ομοίως } \frac{12}{13}$

$\underline{CD} \quad \text{ομοίως } \left(\frac{2}{3}\right)$
μικρότερο!!
Σωστή απάντηση

Παρατήρηση!
Αν είχα

[Σχήμα: Παράλληλοι κλάδοι με τρανζίστορ μεγέθους 5 (διαγραμμένο με X) και 2.]

ΔΕΝ χρειάζεται να υπολογίσω όλες τις διαδρομές. Ασχολούμαι μόνο με το μικρότερο. Δηλαδή το 2

✔ Επιβεβαίωσε · ✖ Βρήκα λάθος

✖ Βρήκα λάθος στη μεταγραφή